EIESD Ion Air Bar : structures de protection ESD en technologie CMOS

EIESD Ion Air Bar : structures de protection ESD en technologie CMOS

La technologie CMOS (Complementary Metal-Oxide-Semiconductor) constitue depuis longtemps le processus de fabrication fondamental des circuits intégrés modernes, couvrant l'électronique grand public, les systèmes de contrôle industriels, les semi-conducteurs automobiles et les dispositifs de communication à haut débit. Avec une mise à l'échelle continue des processus depuis les nœuds hérités de niveau micrométrique jusqu'aux architectures avancées FinFET et GAA CMOS de 7 nm, 5 nm et inférieures à 3 nm, les dispositifs sur puce présentent des oxydes de grille ultra-fins, des profondeurs de jonction peu profondes et un espacement réduit des dispositifs. Bien que ces avancées améliorent considérablement la densité d’intégration des puces, la vitesse de fonctionnement et l’efficacité énergétique, elles affaiblissent considérablement la tolérance aux décharges électrostatiques des dispositifs CMOS. Les impulsions ESD transitoires générées lors de la fabrication des plaquettes, des tests de conditionnement, du fonctionnement des équipements et de l'utilisation des terminaux peuvent facilement provoquer une rupture de l'oxyde de grille, un grillage thermique des jonctions et une dérive paramétrique dans les circuits CMOS non protégés, entraînant une réduction du rendement du produit et une défaillance sur le terrain à long terme.

Contrairement aux dispositifs à semi-conducteurs discrets, les circuits intégrés CMOS présentent un appariement complémentaire de dispositifs NMOS et PMOS, une topologie de circuit symétrique et une distribution de configuration très compacte, ce qui met en avant des exigences uniques pour la conception de structures de protection ESD. Les structures de protection ESD universelles traditionnelles souffrent souvent d'une mauvaise compatibilité, d'interférences parasites excessives, de risques de verrouillage et d'une efficacité de protection déséquilibrée lorsqu'elles sont appliquées aux processus CMOS. Les structures de protection ESD personnalisées, adaptées aux caractéristiques électriques et aux caractéristiques des processus CMOS, sont devenues des technologies de support essentielles pour la conception et la production en série de puces CMOS de haute fiabilité.

Les structures de protection ESD dans la technologie CMOS sont des architectures de dispositifs intégrées sur puce, compatibles avec les processus, conçues avec des caractéristiques symétriques et complémentaires, qui absorbent et shuntent les surtensions électrostatiques transitoires, bloquent les surtensions anormales et éliminent les dommages induits par les ESD tout en maintenant la symétrie électrique intrinsèque et la stabilité des performances des circuits CMOS.

La plupart des premiers développements de puces CMOS reposaient sur des systèmes de protection ESD à usage général transplantés à partir de processus bipolaires, ce qui a entraîné d'importants problèmes dans l'industrie. Ces structures mal adaptées introduisent souvent des paramètres parasites asymétriques qui détruisent la symétrie tension-courant des dispositifs CMOS complémentaires, provoquant une distorsion du signal et une consommation d'énergie statique accrue. De plus, des structures ESD inappropriées déclenchent facilement des effets de verrouillage propres aux circuits CMOS, conduisant à une défaillance irréversible par court-circuit du circuit. Avec l'amélioration des normes de fiabilité industrielle, la conception ciblée de structures de protection ESD basées sur CMOS est devenue un maillon obligatoire de l'ingénierie de fiabilité des puces.

Cet article développe systématiquement les principes de fonctionnement, les types de cœurs, les caractéristiques de performances, les contraintes de conception, les stratégies d'optimisation et les scénarios d'application des structures de protection ESD traditionnelles dans la technologie CMOS. Il compare les avantages et les limites de différentes structures au moyen de données visualisées, analyse les défis de conception spécifiques au CMOS et résume les meilleures pratiques de déploiement industriel, fournissant des conseils techniques complets aux ingénieurs en conception et fiabilité de semi-conducteurs pour mettre en œuvre une protection ESD de haute qualité dans les projets de circuits intégrés CMOS.

Table des matières

• Principes fondamentaux de la protection ESD pour la technologie CMOS

• Types de base et mécanismes de fonctionnement des structures ESD compatibles CMOS

• Comparaison des performances des structures de protection ESD CMOS grand public

• Contraintes de conception spécifiques au CMOS pour les structures de protection ESD

• Scénarios d'application de différentes structures de protection CMOS ESD

• Défauts courants et méthodes d'optimisation des structures CMOS ESD traditionnelles

• Structures ESD optimisées avancées pour les processus CMOS nanométriques

• Tendances de développement futures de la technologie de structure de protection CMOS ESD

Principes fondamentaux de la protection ESD pour la technologie CMOS

La protection ESD dans la technologie CMOS suit trois principes fondamentaux, notamment l'adaptation symétrique des dispositifs, le shuntage des surtensions transitoires et le contrôle du risque de verrouillage nul, réalisant ainsi une protection électrostatique fiable sans endommager la symétrie complémentaire et la stabilité opérationnelle des circuits CMOS.

L'adaptation symétrique des dispositifs est le principe de conception le plus fondamental qui distingue la protection ESD CMOS de la conception ESD conventionnelle. Le principal avantage opérationnel des circuits CMOS réside dans la symétrie complémentaire des dispositifs NMOS et PMOS, qui garantit une faible consommation d'énergie statique, une transmission stable du signal et une oscillation de tension équilibrée. Les structures de protection ESD asymétriques conventionnelles introduiront une capacité et une résistance parasites incohérentes des côtés NMOS et PMOS, détruisant ainsi la symétrie du circuit. Ce déséquilibre entraîne une dérive du point de fonctionnement CC, une augmentation du courant de fuite et une distorsion du rapport cyclique du signal numérique. Les structures de protection ESD adaptées au CMOS adoptent une disposition symétrique et une conception de dispositif complémentaire pour garantir des paramètres parasites cohérents et une vitesse de réponse de protection des deux côtés, tout en conservant les avantages de performances intrinsèques des circuits CMOS.

Le shuntage des surtensions transitoires et le blocage de tension constituent le mécanisme fonctionnel principal de la protection CMOS ESD. Les événements ESD sont des interférences d'impulsions transitoires ultra-rapides avec des temps de montée allant de nanosecondes à des dizaines de nanosecondes et des courants de crête pouvant atteindre plusieurs ampères. Lorsqu'une surtension électrostatique transitoire agit sur les broches de la puce CMOS ou sur les domaines de puissance, la structure de protection ESD intégrée à la puce se déclenche rapidement pour former un chemin de conduction à faible résistance entre la ligne de signal et la masse ou le rail d'alimentation. Ce mécanisme shunte la majeure partie du courant de surtension pour éviter un impact de courant élevé sur les dispositifs à noyau CMOS à oxyde de grille mince, tout en limitant la surtension transitoire dans la plage de seuil de claquage sûre des dispositifs CMOS nanométriques, empêchant ainsi la rupture de l'oxyde de grille et l'épuisement des jonctions.

Le contrôle du risque de verrouillage zéro est un principe de sécurité unique pour la protection CMOS ESD. La structure parasite inhérente des thyristors formée par les dispositifs complémentaires CMOS est extrêmement sujette à l'effet de verrouillage en cas de surtension transitoire et d'impact de courant. Une fois le verrouillage effectué, le circuit formera un chemin de conduction continu à faible résistance entre l'alimentation et la masse, ce qui entraînera une consommation de courant importante et soutenue et un grillage permanent de la puce. Toutes les structures de protection CMOS ESD qualifiées doivent strictement éviter de déclencher une conduction parasite des thyristors pendant la réponse ESD et le fonctionnement normal, et optimiser l'isolation de la configuration et la planification du chemin de courant pour supprimer les risques de verrouillage au niveau de la structure physique.

La compatibilité des processus est un principe auxiliaire essentiel pour la production industrielle en série de structures CMOS ESD. Tous les dispositifs de protection ESD doivent être entièrement compatibles avec le flux de processus CMOS standard, les paramètres de dopage et les règles de conception de configuration sans modification supplémentaire du processus ni ajustement du masque. Les structures de protection doivent s'adapter aux caractéristiques d'évolutivité des dispositifs des différents nœuds CMOS, depuis les processus micrométriques existants jusqu'aux processus FinFET avancés, garantissant que les performances de protection sont stables et efficaces dans différents environnements de processus et répondant aux exigences de fabrication de tranches par lots et de production d'emballages.

Une faible adaptation des performances parasites est essentielle pour la protection des circuits CMOS haute vitesse. Les processus CMOS avancés modernes sont largement utilisés dans les circuits logiques numériques à grande vitesse et les circuits analogiques de haute précision, extrêmement sensibles aux paramètres parasites introduits par les structures ESD. La conception de la protection CMOS ESD doit minimiser la capacité parasite et le courant de fuite dans le but de garantir la capacité de protection, d'éviter l'atténuation de la bande passante du signal, le déphasage et l'augmentation de la consommation d'énergie statique, et d'atteindre l'équilibre optimal entre la fiabilité de la protection et les performances du circuit.

Types de base et mécanismes de fonctionnement des structures ESD compatibles CMOS

Les structures de protection ESD compatibles CMOS grand public sont divisées en cinq catégories principales : les paires de diodes CMOS, les paires GGNMOS/GPPMOS, les structures CMOS SCR traditionnelles, les structures de protection MOS empilées et les structures ESD à déclenchement actif, chacune avec des mécanismes de fonctionnement indépendants et des caractéristiques d'adaptation de processus.

Les structures de paires de diodes CMOS constituent les schémas de protection ESD à faible parasitage les plus basiques et les plus largement utilisés pour les circuits CMOS, offrant une compatibilité complète des processus et des performances symétriques. Cette structure adopte des combinaisons de diodes parallèles avant et arrière composées de dispositifs CMOS à puits N et à substrat P, qui peuvent être directement formées via des étapes de dopage et de gravure de processus CMOS standard sans coûts de processus supplémentaires. Lorsqu'une surtension ESD positive se produit sur la broche de signal, la diode directe est allumée pour shunter le courant de surtension ; Lorsqu'une interférence d'impulsion ESD négative se produit, la diode inverse conduit pour libérer la charge statique. La conception d'appariement symétrique garantit une capacité de protection ESD positive et négative constante, correspondant parfaitement aux caractéristiques d'oscillation du signal bidirectionnel des circuits analogiques et numériques CMOS. En raison de leur structure simple et de leur capacité parasite ultra-faible, les paires de diodes sont largement utilisées dans les circuits d'interface CMOS haute vitesse et faible consommation.

Les structures de paires complémentaires GGNMOS et GPPMOS sont des dispositifs de protection courants pour les circuits centraux CMOS numériques. Grounded Gate NMOS (GGNMOS) et Grounded Gate PMOS (GPPMOS) forment des paires de protection symétriques pour les régions de travail NMOS et PMOS des circuits CMOS respectivement. Le mécanisme de fonctionnement repose sur l'effet bipolaire parasite des dispositifs MOS : en cas de surtension transitoire ESD, la jonction de drain du dispositif MOS subit un claquage par avalanche, générant un grand nombre de porteurs pour former un chemin de conduction à faible résistance. La conception d'appariement complémentaire résout le problème de la protection déséquilibrée d'une structure GGNMOS unique dans les circuits CMOS, réalisant une protection ESD symétrique bidirectionnelle. Ce type de structure a une capacité de tenue au courant modérée et une disposition simple, adaptée à la protection ESD des modules logiques numériques ordinaires dans les processus CMOS standard.

Les structures de redresseur commandé par silicium (SCR) CMOS sont des structures de protection à courant élevé à haut rendement pour les circuits CMOS moyenne et haute tension. La structure CMOS SCR est naturellement formée par la jonction PNPN parasite de dispositifs NMOS et PMOS complémentaires dans les circuits CMOS, ce qui la rend totalement compatible avec les processus. Lorsque la tension transitoire ESD atteint le seuil de déclenchement, le mécanisme de conduction à rétroaction positive de la jonction PNPN est activé, formant un chemin de dérivation de courant à très faible résistance avec une capacité de tenue aux surintensités extrêmement forte. Par rapport aux structures MOS et à diodes, le CMOS SCR présente les avantages d'une efficacité de protection élevée et d'une petite zone d'implantation. Cependant, le SCR CMOS traditionnel a une faible tension de maintien, ce qui est sujet à des risques de verrouillage dans les processus CMOS avancés basse tension, nécessitant une optimisation structurelle ciblée dans les applications pratiques.

Les structures de protection MOS ESD empilées sont des schémas optimisés pour les processus CMOS nanométriques basse tension. Les dispositifs CMOS nanométriques avancés ont une tension de claquage extrêmement faible, ce qui rend les structures MOS monocouches incapables de répondre aux exigences de serrage basse tension. Les structures MOS empilées adoptent plusieurs dispositifs MOS connectés en série pour répartir uniformément les surtensions ESD, réduisant ainsi la tension supportée par un seul dispositif, réalisant une faible tension de déclenchement et une faible protection contre la tension de serrage. La conception empilée symétrique correspond aux caractéristiques de fonctionnement basse tension des circuits CMOS avancés, évitant efficacement la rupture de l'oxyde de grille des dispositifs à grille fine, et convient à la protection ESD des puces CMOS 1,8 V, 1,2 V et ultra basse tension.

Les structures de protection ESD à déclenchement actif sont des schémas de protection intelligents de haute précision pour les circuits CMOS complexes à signaux mixtes. Différentes des structures passives reposant sur les caractéristiques physiques du dispositif, les structures de déclenchement actives intègrent des unités de détection de transitoires et des amplificateurs de commande sur puce, qui peuvent surveiller en temps réel les taux de mutation de tension des nœuds du circuit CMOS. Une fois l'impulsion transitoire ESD détectée, l'unité d'entraînement active activement le chemin de protection pour réaliser un shuntage rapide. Cette structure a une précision de déclenchement ultra-élevée et une capacité anti-interférence, peut distinguer efficacement les interférences transitoires ESD des fluctuations normales de tension du circuit, éviter les déclenchements erronés et convient aux puces CMOS à signaux mixtes de haute précision avec des exigences de stabilité strictes.

Comparaison des performances des structures de protection ESD CMOS grand public

Différentes structures de protection CMOS ESD présentent des différences évidentes en termes de paramètres parasites, de vitesse de réponse, de capacité de tenue au courant, de risque de verrouillage et d'adaptabilité du processus, et une sélection ciblée en fonction des types de circuits CMOS est nécessaire pour obtenir des effets de protection optimaux.

Pour faciliter la comparaison quantitative et la sélection technique des différentes structures CMOS ESD, le tableau suivant résume les indicateurs de performances de base, les plages de tension applicables, ainsi que les avantages et les limites de toutes les structures courantes, couvrant les dimensions clés étroitement liées aux performances et à la fiabilité des circuits CMOS :

Les structures de paires de diodes CMOS présentent l'avantage de performances le plus important dans les scénarios de circuits à grande vitesse. Leur capacité parasite ultra-faible ne provoquera pas d'atténuation du signal haute fréquence ni de déphasage, et les caractéristiques de conduction bidirectionnelle entièrement symétriques s'adaptent parfaitement à la transmission de signal bidirectionnel des circuits CMOS. La limitation réside dans une capacité de tenue aux surintensités insuffisante, de sorte qu'il ne convient que pour la protection des broches de signal et non pour les scénarios de protection des broches d'alimentation haute puissance.

Les structures GGNMOS/GPPMOS complémentaires constituent la solution la plus rentable pour les processus CMOS standard traditionnels. La compatibilité des processus est excellente et la difficulté de conception et de mise en page est faible, ce qui est pratique pour un déploiement de production de masse standardisé. Le principal défaut est la vitesse de réponse relativement lente et la répartition inégale du courant, qui sont faciles à provoquer un épuisement thermique local sous un impact ESD de haute intensité, et les performances de protection sont générales dans les circuits CMOS nanométriques basse tension avancés.

Les structures CMOS SCR traditionnelles présentent des avantages absolus dans les scénarios de protection à courant élevé, avec une capacité de tenue au courant dépassant de loin les autres structures de la même zone. Cependant, la faible tension de maintien entraîne de sérieux dangers cachés de verrouillage dans les circuits CMOS basse tension, qui entraîneront une défaillance continue de la conduction du circuit une fois déclenchée par erreur. Par conséquent, il ne peut être appliqué en toute sécurité que dans des puces de traitement CMOS haute tension et il est interdit de l'utiliser directement dans des circuits CMOS nanométriques basse tension avancés.

Les structures MOS empilées et de déclenchement actif sont des solutions optimisées pour les processus CMOS avancés modernes. Le MOS empilé résout le dilemme de la protection basse tension des dispositifs CMOS à grille fine, tandis que les structures de déclenchement actives résolvent le problème de mauvais déclenchement des structures de protection passive dans les circuits CMOS complexes à signaux mixtes. Les deux structures ont d'excellentes performances globales et constituent la direction de développement principale de la conception actuelle de la protection CMOS ESD.

Contraintes de conception spécifiques au CMOS pour les structures de protection ESD

La conception de la structure de protection ESD dans la technologie CMOS doit se conformer à quatre contraintes uniques, notamment le maintien de la symétrie complémentaire, la suppression de l'effet de verrouillage, l'équilibre des paramètres parasites et la correspondance des règles de processus pour éviter de détruire les performances et la stabilité intrinsèques du circuit CMOS.

Le maintien de la symétrie complémentaire est la principale contrainte de la conception CMOS ESD. Le mécanisme de fonctionnement de base des circuits CMOS repose sur la commutation mutuelle et la conduction complémentaire des dispositifs NMOS et PMOS. Toute conception asymétrique de protection ESD entraînera un seuil d'activation, une capacité parasite et un courant de fuite incohérents entre les deux types d'appareils. Cette asymétrie entraînera un décalage CC des points de fonctionnement du circuit CMOS, augmentera la consommation d'énergie statique et déformera le rapport cyclique du signal numérique et l'amplitude du signal analogique. Par conséquent, toutes les structures de protection ESD appliquées aux circuits CMOS doivent adopter une conception d'appariement symétrique pour garantir une réponse de protection et des paramètres électriques totalement cohérents des côtés NMOS et PMOS.

La suppression de l’effet de verrouillage est la contrainte de sécurité la plus critique pour les structures CMOS ESD. Le thyristor parasite PNPN intrinsèque composé d'un puits N CMOS, d'un substrat P et de dispositifs complémentaires est très sensible aux impacts de tension et de courant transitoires. Lorsque la structure de protection ESD libère un courant de surtension, l'injection de courant instantanée peut déclencher la conduction du thyristor parasite, entraînant une défaillance du verrouillage. La conception ESD doit contrôler strictement le chemin du courant et la densité de courant, définir un espacement d'isolation raisonnable et des structures d'anneau de garde, et éviter la concentration de courant dans la région de jonction parasite, supprimant fondamentalement l'apparition d'un effet de verrouillage.

La contrainte d'équilibre des paramètres parasites garantit la stabilité des performances haute fréquence des circuits CMOS. Les circuits numériques CMOS haute vitesse et les circuits analogiques RF ont des exigences extrêmement élevées en matière de cohérence des paramètres parasites. La capacité parasite asymétrique introduite par les structures ESD entraînera différents degrés de retard et d'atténuation du signal pour les fronts montants et descendants des signaux CMOS, entraînant une dégradation de l'intégrité du signal et une réduction de la bande passante. Les concepteurs doivent optimiser la zone de chevauchement de la disposition et la taille des dispositifs des paires de protection ESD pour garantir que la capacité et la résistance parasites des chemins de protection positifs et négatifs sont complètement équilibrées, éliminant ainsi la distorsion du signal causée par le déséquilibre des paramètres.

La contrainte de correspondance des règles de processus garantit le rendement de production de masse des puces CMOS. Différentes générations de processus CMOS ont des règles de conception strictes concernant la taille du dispositif, l'espacement minimum, la profondeur des puits et la concentration de dopage. Les structures de protection ESD ne peuvent pas enfreindre les règles de conception des processus pour la recherche des performances de protection, sinon cela entraînerait une défaillance de la lithographie des tranches, un court-circuit du dispositif et un faible rendement. Dans les processus FinFET CMOS avancés, la structure tridimensionnelle du dispositif impose des exigences plus élevées en matière de correspondance de disposition ESD, et les structures ESD planaires traditionnelles doivent être optimisées de manière adaptative pour répondre aux nouvelles règles de processus.

De plus, une faible contrainte de courant de fuite constitue un indice important pour la conception de puces CMOS basse consommation. Les puces CMOS portables et portables ont des exigences strictes en matière de contrôle de la consommation d'énergie statique. Le courant de fuite inverse des dispositifs de protection ESD dans des conditions de travail normales augmentera directement la consommation d'énergie statique de la puce. La conception de la structure CMOS ESD doit optimiser la structure de jonction et les paramètres de dopage afin de minimiser le courant de fuite inverse, répondant ainsi aux exigences de conception à faible consommation des circuits intégrés CMOS modernes.

Scénarios d'application de différentes structures de protection CMOS ESD

Différentes structures de protection CMOS ESD ont ciblé des scénarios applicables, et une correspondance structurelle raisonnable basée sur la fonction de la puce CMOS, le domaine de tension et la fréquence de fonctionnement peut maximiser l'efficacité de la protection et l'équilibre des performances.

Les structures de paires de diodes CMOS sont exclusivement applicables aux circuits d'interface de signaux haute vitesse et faible puissance. Les scénarios courants incluent les interfaces IO à grande vitesse, les interfaces de transmission USB, les ports d'acquisition de signaux analogiques basse fréquence et les broches de signal des appareils portables dans les puces CMOS nanométriques. La capacité parasite ultra-faible et les performances de protection bidirectionnelle symétrique des paires de diodes n'interféreront pas avec la transmission de signaux à grande vitesse et le fonctionnement à faible consommation des circuits CMOS. Pour les circuits CMOS RF haute fréquence et les circuits frontaux analogiques de précision, les structures à paires de diodes constituent le système de protection ESD préféré en raison de leur distorsion minimale du signal et de leurs caractéristiques de bruit supplémentaire nulles.

Les structures de paires GGNMOS/GPPMOS complémentaires conviennent aux puces logiques CMOS numériques moyenne tension traditionnelles. Cela inclut les circuits logiques de contrôle industriel, les puces de contrôle principales électroniques grand public ordinaires et les puces de traitement numérique de basse précision adoptant les processus CMOS standard de 3,3 V et 5 V. Ces scénarios ont de faibles exigences en matière de fréquence de signal et de consommation d'énergie, et la capacité de protection moyenne et la disposition simple des structures de paires MOS peuvent pleinement répondre aux exigences de fiabilité. Parallèlement, la faible difficulté de conception et la compatibilité élevée des processus de cette structure peuvent effectivement raccourcir le cycle de R&D des puces et réduire les coûts de conception, ce qui est très approprié pour les puces CMOS à usage général produites en série.

Les structures CMOS SCR optimisées sont principalement utilisées pour les puces de gestion de l'alimentation CMOS haute tension et haute fiabilité et les puces de contrôle industriel. Les circuits CMOS haute tension tels que les circuits intégrés de gestion de l'alimentation et les puces de commande industrielles ont un impact énergétique ESD élevé et nécessitent des capacités de protection contre les courants élevés. La résistance ultra-élevée aux courants de surtension des structures SCR peut résister efficacement aux impulsions ESD de haute intensité dans les environnements industriels. Après une optimisation de la tension de maintien élevée, la structure SCR améliorée supprime les risques de verrouillage et peut exercer de manière stable des performances de protection à haut rendement dans des scénarios d'application CMOS haute tension.

Les structures MOS ESD empilées constituent le système de protection standard pour les puces CMOS nanométriques basse tension avancées. Les circuits CMOS à très basse tension adoptant des nœuds de processus de 1,2 V et moins ont une tension de claquage extrêmement faible, et les structures MOS monocouches ne peuvent pas répondre aux exigences de faible tension de serrage. Les structures MOS empilées répartissent uniformément les surtensions ESD grâce à une conception de dispositifs en série, protégeant efficacement les dispositifs CMOS à oxyde de grille mince. Ils sont largement utilisés dans les puces informatiques IA, les puces de contrôle principales des terminaux mobiles et les puces CMOS IoT basse consommation de processus nanométriques avancés.

Les structures ESD à déclenchement actif sont appliquées à des puces CMOS à signaux mixtes de haute précision. Les puces CMOS complexes à signaux mixtes intègrent une logique numérique à grande vitesse et des circuits analogiques de précision à faible bruit, qui nécessitent à la fois une haute précision de protection ESD et une forte capacité anti-interférence. Les structures de déclenchement actives peuvent identifier avec précision les impulsions transitoires ESD et filtrer les fluctuations normales du bruit de tension, évitant ainsi les erreurs de déclenchement et les interférences de signal. Ils sont largement utilisés dans les puces de traitement du signal des capteurs, les puces d'amplificateurs opérationnels de haute précision et les puces CMOS à signaux mixtes de qualité automobile.

Défauts courants et méthodes d'optimisation des structures CMOS ESD traditionnelles

Les structures de protection ESD CMOS traditionnelles présentent des défauts inhérents tels qu'une mauvaise symétrie, une faible précision de protection, un risque de verrouillage élevé et une adaptabilité haute fréquence insuffisante, qui peuvent être résolus efficacement grâce à une amélioration structurelle et à une optimisation de la disposition.

Les structures GGNMOS traditionnelles simple face présentent des défauts de symétrie importants dans les applications de circuits CMOS. Les premières conceptions CMOS ESD adoptaient souvent une protection GGNMOS unilatérale, ce qui entraînait des capacités de protection et des paramètres parasites complètement différents pour les impulsions ESD positives et négatives. Cette conception asymétrique détruit l'équilibre complémentaire des circuits CMOS, provoquant une grave distorsion du rapport cyclique du signal et une dérive CC. La méthode d'optimisation standard consiste à adopter une disposition symétrique couplée GGNMOS et GPPMOS, réalisant des performances de protection bidirectionnelles cohérentes et des paramètres parasites équilibrés, résolvant complètement le problème d'inadéquation de symétrie.

Les structures CMOS SCR traditionnelles présentent de sérieux risques de verrouillage et de faibles défauts de tension de maintien. Le mécanisme de conduction à rétroaction positive intrinsèque du SCR traditionnel conduit à une tension de maintien inférieure à la tension de fonctionnement normale des circuits CMOS partiels basse tension. Lorsque la puce fonctionne normalement, une légère fluctuation de tension peut déclencher une mauvaise conduction du SCR, entraînant une défaillance du verrouillage. Le schéma d'optimisation principal consiste à adopter une amélioration structurelle SCR à haute tension de maintien, à ajuster la concentration de dopage et la profondeur de jonction de la jonction PN interne, à augmenter la tension de maintien à un niveau supérieur à la tension de fonctionnement de la puce et à conserver la capacité de protection contre les courants élevés tout en éliminant les risques de verrouillage.

Les structures traditionnelles de paires de diodes ont une capacité de protection contre les courants élevés insuffisante. Limitée par les caractéristiques structurelles des jonctions PN, la capacité de tenue aux surintensités des paires de diodes traditionnelles est faible et elles sont faciles à griller lorsqu'elles sont confrontées à un impact ESD de haute intensité, entraînant une défaillance de la protection. La méthode d'optimisation consiste à adopter une combinaison parallèle de diodes à plusieurs étages et une conception de protection en cascade à plusieurs étages. La structure parallèle améliore la capacité globale de tenue au courant et la structure en cascade réalise un blocage de tension hiérarchique, ce qui améliore considérablement l'intensité de protection tout en conservant des avantages parasites ultra-faibles.

Les structures de protection MOS traditionnelles ont une vitesse de réponse lente et une répartition inégale du courant. L'effet bipolaire parasite des dispositifs MOS traditionnels présente un retard d'activation évident, qui ne peut pas répondre à temps aux impulsions ESD ultra-rapides en mode CDM dans les scénarios de conditionnement CMOS avancés. Dans le même temps, le mode de conduction monocanal conduit à un courant local concentré et à un épuisement thermique facile. Les stratégies d'optimisation incluent l'ajout de branches de déclenchement auxiliaires pour accélérer la réponse à la mise sous tension, l'adoption d'une disposition parallèle à plusieurs doigts pour disperser le courant de surtension et l'optimisation de la largeur du câblage métallique pour réduire la densité de courant, améliorant ainsi la vitesse de réponse et la robustesse structurelle.

Les structures passives traditionnelles ont une faible capacité anti-interférence et des erreurs de déclenchement faciles. Les structures ESD passives reposent sur un seuil de conduction physique fixe, qui ne peut pas distinguer les impulsions transitoires ESD du bruit haute fréquence normal et des fluctuations de tension dans les circuits CMOS, ce qui entraîne de fréquents faux déclenchements et un fonctionnement anormal des circuits. La méthode d'optimisation consiste à introduire des modules de détection actifs, à ajouter des mécanismes d'évaluation du taux de changement transitoire et de double détection d'amplitude, à réaliser une identification intelligente des événements ESD efficaces et à éliminer les interférences déclenchées par erreur.

Structures ESD optimisées avancées pour les processus CMOS nanométriques

Les processus CMOS nanométriques avancés représentés par FinFET et GAA adoptent des structures ESD optimisées, notamment un SCR à haute tenue, un MOS symétrique à plusieurs doigts, un réseau de diodes parasites ultra-faibles et des structures de déclenchement actif adaptatives, s'adaptant aux caractéristiques des processus basse tension, haute vitesse et haute densité.

Les structures SCR modifiées à haute tension de maintien sont des structures optimisées pour les processus CMOS basse tension avancés. Visant le défaut de verrouillage du SCR traditionnel, la structure modifiée optimise le dopage de la jonction PN interne et la structure du puits des dispositifs CMOS, brise la condition de conduction à rétroaction positive sous une tension de fonctionnement normale et améliore considérablement la tension de maintien. La structure optimisée conserve la capacité de tenue aux courants ultra-élevés du SCR traditionnel et évite complètement les risques de verrouillage dans 1,2 V, 0,9 V et autres environnements de travail CMOS ultra-basse tension. Il résout la contradiction entre une efficacité de protection élevée et une stabilité opérationnelle basse tension, et est largement utilisé dans la protection ESD du domaine de puissance des puces CMOS nanométriques avancées.

Les structures ESD MOS symétriques multi-doigts sont optimisées pour les caractéristiques de configuration FinFET CMOS haute densité. Les structures MOS traditionnelles à un seul doigt ont une distribution de courant inégale et un faible taux d'utilisation du courant. La disposition symétrique parallèle à plusieurs doigts adopte une conception de dispositif de taille égale et d'espacement égal pour les unités de protection NMOS et PMOS, réalisant un shuntage uniforme du courant de surtension de chaque dispositif de doigt. La structure symétrique assure l'équilibre électrique des circuits complémentaires CMOS, et la conception à plusieurs doigts améliore la capacité globale de tenue au courant et l'efficacité de la diffusion thermique, évitant ainsi une défaillance de surchauffe locale. Il est très approprié pour la conception de configuration haute densité de circuits logiques numériques FinFET CMOS.

Les structures de réseau de diodes parasites ultra-faibles sont des schémas d'optimisation dédiés aux circuits CMOS RF à grande vitesse. Sur la base de paires de diodes traditionnelles, la structure du réseau adopte une unité à diode unique miniaturisée et une disposition symétrique clairsemée, ce qui réduit encore la capacité parasite et la zone de jonction. La conception parallèle du réseau multi-unités améliore la capacité de tenue au courant tout en conservant des caractéristiques parasites ultra-faibles. Cette structure présente des interférences négligeables sur les signaux haute fréquence de niveau GHz, répondant pleinement aux exigences de protection ESD des communications à grande vitesse et des puces RF CMOS dans les processus avancés.

Les structures ESD à déclenchement actif adaptatif sont des solutions intelligentes optimisées pour les puces complexes à signaux mixtes GAA CMOS. Visant la fluctuation dynamique de tension et l'environnement de bruit complexe des circuits CMOS avancés, la structure adaptative intègre des unités de surveillance de tension et de température sur puce, qui peuvent ajuster dynamiquement le seuil de déclenchement en fonction de l'état de fonctionnement de la puce. Il maintient un seuil anti-interférence élevé dans des conditions de travail normales et réduit rapidement le seuil pour déclencher la protection en cas d'ESD. Cette structure réalise une protection adaptative à la demande, équilibrant parfaitement la sensibilité de la protection, la capacité anti-interférence et la stabilité des performances du circuit.

Les structures de protection ESD à tranchée isolée sont des conceptions personnalisées pour les processus CMOS avancés. En appliquant une technologie d'isolation de tranchée peu profonde à la périphérie du dispositif ESD, la structure isole la capacité de jonction parasite et le chemin du courant de fuite entre les dispositifs de protection et les circuits CMOS centraux, supprimant ainsi davantage les interférences parasites et la diaphonie du dispositif. La conception d'isolation par tranchée améliore également la stabilité thermique des dispositifs ESD, en évitant la diffusion thermique affectant les performances des dispositifs CMOS de précision environnants et en améliorant la fiabilité globale de la puce.

Tendances de développement futures de la technologie de structure de protection CMOS ESD

La technologie de structure de protection CMOS ESD évoluera vers une intégration parasitaire ultra-faible, une régulation adaptative intelligente, une miniaturisation personnalisée des processus et une co-conception au niveau du système à l'avenir, en s'adaptant à la mise à niveau itérative des processus CMOS ultra-avancés.

Les structures ESD ultra-faiblement parasites et hautement intégrées deviendront la norme de base pour les processus CMOS ultra-avancés. Avec l'amélioration continue de la fréquence de fonctionnement et de la densité d'intégration des puces CMOS, les contraintes de paramètres parasites des structures ESD deviennent de plus en plus strictes. Les futures structures CMOS ESD permettront d'obtenir une capacité parasite ultra-faible et un courant de fuite statique nul grâce à une nouvelle optimisation de la structure des dispositifs et à une innovation en matière de disposition. Dans le même temps, une conception intégrée multifonctionnelle sera adoptée pour intégrer la protection ESD, la suppression des surtensions et le filtrage du bruit dans un seul module miniaturisé, réduisant ainsi la surface de la puce et améliorant l'intégration du système, en s'adaptant aux exigences de conception de processus CMOS ultra-avancés de 2 nm et 1 nm.

Les structures ESD adaptatives intelligentes remplaceront les structures fixes passives traditionnelles. La future protection CMOS ESD dépassera la limitation des paramètres de déclenchement fixes des structures passives et réalisera un ajustement dynamique en temps réel des paramètres de protection grâce à des unités de détection et de contrôle intelligentes sur puce. La structure peut s'adapter automatiquement aux changements de tension de fonctionnement de la puce, de température ambiante et de coins de processus, réalisant une protection précise dans des environnements de travail complexes et résolvant complètement la contradiction d'équilibre de performances entre la capacité de protection et la stabilité du circuit.

Les structures ESD miniaturisées personnalisées en fonction du processus réaliseront une correspondance complète du processus. Les structures ESD universelles traditionnelles ne peuvent plus s'adapter aux changements structurels des dispositifs CMOS tridimensionnels FinFET et GAA. La future conception ESD adoptera une conception structurelle entièrement personnalisée pour différentes architectures de processus CMOS, réalisant une correspondance précise entre les caractéristiques de la structure de protection et les paramètres des dispositifs de processus. Les structures personnalisées miniaturisées peuvent maximiser l'efficacité de la protection en occupant une surface minimale de la puce, répondant ainsi aux exigences d'intégration haute densité des puces CMOS avancées.

La co-conception au niveau du système de la structure ESD et du circuit CMOS deviendra le mode de conception courant. La protection ESD traditionnelle est un lien de conception auxiliaire relativement indépendant, qui produit facilement des conflits de performances avec les circuits CMOS de base. La conception future des puces CMOS intégrera la disposition de la structure ESD, la correspondance des paramètres et la planification du chemin de courant dès les premières étapes de la conception de l'architecture de la puce, réalisant ainsi une coordination organique de la fonction du circuit central et de la protection ESD. La co-conception au niveau du système peut éliminer fondamentalement les failles de protection et les interférences de performances, et améliorer les performances globales et la fiabilité des puces CMOS.

En résumé, les structures de protection ESD sont des composants de fiabilité essentiels dans la technologie CMOS. Différents types de structures CMOS ESD présentent des avantages de performances uniques et des scénarios applicables, et une sélection raisonnable et une conception optimisée sont la clé pour équilibrer la fiabilité de la protection des puces et les performances électriques. Avec l'itération continue des processus CMOS vers des nœuds ultra-fins et des architectures tridimensionnelles, la technologie des structures de protection ESD continuera d'innover et de se mettre à niveau, résolvant divers goulots d'étranglement en matière de fiabilité dans la conception avancée de puces CMOS et la production de masse, et fournissant un support technique solide pour le développement de haute qualité de circuits intégrés à semi-conducteurs modernes.