Thanh khí ion EIESD: Cấu trúc bảo vệ ESD trong công nghệ CMOS

Thanh khí ion EIESD: Cấu trúc bảo vệ ESD trong công nghệ CMOS

Công nghệ bán dẫn oxit kim loại bổ sung (CMOS) từ lâu đã đóng vai trò là quy trình sản xuất nền tảng cho các mạch tích hợp hiện đại, bao gồm điện tử tiêu dùng, hệ thống điều khiển công nghiệp, chất bán dẫn ô tô và thiết bị truyền thông tốc độ cao. Với khả năng mở rộng quy trình liên tục từ các nút kế thừa cấp micromet đến kiến ​​trúc FinFET và GAA CMOS 7nm, 5nm và dưới 3nm tiên tiến, các thiết bị trên chip có các oxit cổng siêu mỏng, độ sâu tiếp giáp nông và khoảng cách thiết bị được giảm thiểu. Mặc dù những tiến bộ này cải thiện đáng kể mật độ tích hợp chip, tốc độ vận hành và hiệu suất sử dụng điện nhưng chúng làm suy yếu đáng kể khả năng chịu phóng tĩnh điện của các thiết bị CMOS. Các xung ESD nhất thời được tạo ra trong quá trình chế tạo tấm bán dẫn, kiểm tra đóng gói, vận hành thiết bị và sử dụng thiết bị đầu cuối có thể dễ dàng gây ra sự cố oxit cổng, cháy nhiệt điểm nối và trôi tham số trong các mạch CMOS không được bảo vệ, dẫn đến giảm hiệu suất sản phẩm và hỏng hóc trường lâu dài.

Không giống như các thiết bị bán dẫn rời rạc, mạch tích hợp CMOS có tính năng ghép nối thiết bị NMOS và PMOS bổ sung, cấu trúc liên kết mạch đối xứng và phân bố bố cục rất nhỏ gọn, đặt ra các yêu cầu riêng cho thiết kế cấu trúc bảo vệ ESD. Các cấu trúc bảo vệ ESD phổ quát truyền thống thường có khả năng tương thích kém, nhiễu ký sinh quá mức, rủi ro bị kẹt và hiệu quả bảo vệ không cân bằng khi áp dụng cho các quy trình CMOS. Các cấu trúc bảo vệ ESD tùy chỉnh được thiết kế riêng cho các đặc tính điện và tính năng xử lý của CMOS đã trở thành các công nghệ hỗ trợ thiết yếu cho thiết kế chip CMOS có độ tin cậy cao và sản xuất hàng loạt.

Cấu trúc bảo vệ ESD trong công nghệ CMOS là các kiến ​​trúc thiết bị tích hợp trên chip, tương thích với quy trình, được thiết kế với các đặc tính đối xứng và bổ sung, giúp hấp thụ và ngắt dòng điện đột biến tĩnh điện thoáng qua, kẹp quá điện áp bất thường và loại bỏ hư hỏng do ESD gây ra trong khi vẫn duy trì tính đối xứng điện nội tại và độ ổn định hiệu suất của mạch CMOS.

Hầu hết quá trình phát triển chip CMOS ban đầu đều dựa vào các sơ đồ bảo vệ ESD có mục đích chung được cấy ghép từ các quy trình lưỡng cực, dẫn đến những điểm yếu nổi bật trong ngành. Những cấu trúc không khớp này thường tạo ra các tham số ký sinh không đối xứng phá hủy tính đối xứng điện áp-dòng điện của các thiết bị CMOS bổ sung, gây ra méo tín hiệu và tăng mức tiêu thụ điện năng tĩnh. Ngoài ra, cấu trúc ESD không phù hợp dễ dàng kích hoạt các hiệu ứng chốt chỉ có ở mạch CMOS, dẫn đến lỗi đoản mạch không thể khắc phục được. Với việc nâng cấp các tiêu chuẩn về độ tin cậy công nghiệp, thiết kế cấu trúc bảo vệ ESD dựa trên CMOS có mục tiêu đã trở thành một mắt xích bắt buộc trong kỹ thuật về độ tin cậy của chip.

Bài viết này trình bày chi tiết một cách có hệ thống về nguyên tắc làm việc, loại lõi, đặc tính hiệu suất, hạn chế về thiết kế, chiến lược tối ưu hóa và các kịch bản ứng dụng của cấu trúc bảo vệ ESD chính thống trong công nghệ CMOS. Nó so sánh các ưu điểm và hạn chế của các cấu trúc khác nhau thông qua dữ liệu trực quan, phân tích các thách thức thiết kế dành riêng cho CMOS và tóm tắt các phương pháp hay nhất trong triển khai công nghiệp, cung cấp hướng dẫn kỹ thuật toàn diện cho các kỹ sư thiết kế chất bán dẫn và độ tin cậy để triển khai bảo vệ ESD chất lượng cao trong các dự án IC CMOS.

Mục lục

• Nguyên tắc cơ bản của bảo vệ ESD cho công nghệ CMOS

• Các loại lõi và cơ chế hoạt động của cấu trúc ESD tương thích với CMOS

• So sánh hiệu suất của các cấu trúc bảo vệ ESD CMOS chính thống

• Các ràng buộc thiết kế cụ thể của CMOS đối với cấu trúc bảo vệ ESD

• Kịch bản ứng dụng của các cấu trúc bảo vệ CMOS ESD khác nhau

• Các khiếm khuyết thường gặp và phương pháp tối ưu hóa của cấu trúc CMOS ESD truyền thống

• Cấu trúc ESD được tối ưu hóa nâng cao cho các quy trình Nanomet CMOS

• Xu hướng phát triển trong tương lai của công nghệ cấu trúc bảo vệ CMOS ESD

Nguyên tắc cơ bản của bảo vệ ESD cho công nghệ CMOS

Tính năng bảo vệ ESD trong công nghệ CMOS tuân theo ba nguyên tắc cốt lõi bao gồm khớp thiết bị đối xứng, chuyển mạch đột biến tức thời và kiểm soát rủi ro chốt bằng 0, thực hiện bảo vệ tĩnh điện đáng tin cậy mà không làm hỏng tính đối xứng bổ sung và độ ổn định vận hành của mạch CMOS.

Sự kết hợp thiết bị đối xứng là nguyên tắc thiết kế cơ bản nhất giúp phân biệt bảo vệ CMOS ESD với thiết kế ESD thông thường. Ưu điểm hoạt động cốt lõi của mạch CMOS nằm ở tính đối xứng bổ sung của các thiết bị NMOS và PMOS, đảm bảo mức tiêu thụ điện tĩnh thấp, truyền tín hiệu ổn định và dao động điện áp cân bằng. Các cấu trúc bảo vệ ESD không đối xứng thông thường sẽ tạo ra điện dung và điện trở ký sinh không nhất quán ở các phía NMOS và PMOS, phá hủy tính đối xứng của mạch. Sự mất cân bằng này dẫn đến hiện tượng lệch điểm vận hành DC, tăng dòng rò và chu kỳ hoạt động của tín hiệu số bị méo. Cấu trúc bảo vệ ESD thích ứng với CMOS sử dụng bố cục đối xứng và thiết kế thiết bị bổ sung để đảm bảo các thông số ký sinh nhất quán và tốc độ phản hồi bảo vệ ở cả hai bên, duy trì hoàn toàn lợi thế hiệu suất nội tại của mạch CMOS.

Ngắt dòng xung đột biến và kẹp điện áp tạo thành cơ chế chức năng cốt lõi của bảo vệ CMOS ESD. Các sự kiện ESD là các giao thoa xung nhất thời cực nhanh với thời gian tăng từ nano giây đến hàng chục nano giây và dòng điện cực đại lên đến vài ampe. Khi quá điện áp tĩnh điện thoáng qua tác động lên các chân chip CMOS hoặc miền nguồn, cấu trúc bảo vệ ESD trên chip nhanh chóng được kích hoạt để tạo thành đường dẫn điện trở thấp giữa đường tín hiệu và mặt đất hoặc đường ray nguồn. Cơ chế này ngăn chặn phần lớn dòng điện tăng vọt để tránh tác động của dòng điện cao lên các thiết bị lõi CMOS oxit cổng mỏng, đồng thời kiềm chế quá điện áp nhất thời trong phạm vi ngưỡng đánh thủng an toàn của các thiết bị CMOS nanomet, ngăn chặn hiện tượng đứt oxit cổng và cháy đứt điểm nối.

Kiểm soát rủi ro chốt bằng 0 là nguyên tắc an toàn duy nhất để bảo vệ CMOS ESD. Cấu trúc thyristor ký sinh vốn có được hình thành bởi các thiết bị bổ sung CMOS rất dễ bị hiệu ứng chốt khi có hiện tượng quá điện áp và tác động dòng điện nhất thời. Sau khi xảy ra hiện tượng chốt, mạch sẽ hình thành một đường dẫn điện trở thấp liên tục giữa nguồn và mặt đất, dẫn đến mức tiêu thụ dòng điện lớn kéo dài và hiện tượng cháy chip vĩnh viễn. Tất cả các cấu trúc bảo vệ CMOS ESD đủ tiêu chuẩn phải tránh tuyệt đối việc kích hoạt dẫn truyền thyristor ký sinh trong phản ứng ESD và hoạt động bình thường, đồng thời tối ưu hóa cách ly bố cục và lập kế hoạch đường dẫn hiện tại để ngăn chặn rủi ro chốt từ cấp độ cấu trúc vật lý.

Khả năng tương thích quy trình là một nguyên tắc phụ trợ thiết yếu cho việc sản xuất hàng loạt cấu trúc CMOS ESD trong công nghiệp. Tất cả các thiết bị bảo vệ ESD phải hoàn toàn tương thích với quy trình CMOS tiêu chuẩn, các thông số doping và quy tắc thiết kế bố cục mà không cần sửa đổi quy trình hoặc điều chỉnh mặt nạ bổ sung. Các cấu trúc bảo vệ cần phải thích ứng với các đặc điểm mở rộng quy mô thiết bị của các nút CMOS khác nhau từ các quy trình kế thừa micromet đến các quy trình FinFET nâng cao, đảm bảo hiệu suất bảo vệ ổn định và hiệu quả trong các môi trường quy trình khác nhau, đồng thời đáp ứng các yêu cầu sản xuất bao bì và chế tạo wafer hàng loạt.

Kết hợp hiệu suất ký sinh thấp là rất quan trọng để bảo vệ mạch CMOS tốc độ cao. Các quy trình CMOS tiên tiến hiện đại được sử dụng rộng rãi trong các mạch logic kỹ thuật số tốc độ cao và các mạch tương tự có độ chính xác cao, cực kỳ nhạy cảm với các tham số ký sinh do cấu trúc ESD đưa ra. Thiết kế bảo vệ CMOS ESD cần giảm thiểu điện dung ký sinh và dòng rò trên cơ sở đảm bảo khả năng bảo vệ, tránh suy giảm băng thông tín hiệu, dịch pha và tăng mức tiêu thụ điện tĩnh, đồng thời thực hiện sự cân bằng tối ưu giữa độ tin cậy bảo vệ và hiệu suất mạch.

Các loại lõi và cơ chế hoạt động của cấu trúc ESD tương thích với CMOS

Cấu trúc bảo vệ ESD tương thích với CMOS chính thống được chia thành năm loại cốt lõi: cặp diode CMOS, cặp GGNMOS/GPPMOS, cấu trúc CMOS SCR truyền thống, cấu trúc bảo vệ MOS xếp chồng và cấu trúc ESD kích hoạt hoạt động, mỗi loại có cơ chế làm việc độc lập và đặc tính thích ứng quy trình.

Cấu trúc cặp diode CMOS là sơ đồ bảo vệ ESD ký sinh thấp cơ bản và được sử dụng rộng rãi nhất cho mạch CMOS, có tính năng tương thích quy trình hoàn chỉnh và hiệu suất đối xứng. Cấu trúc này sử dụng các tổ hợp diode song song thuận và ngược bao gồm các thiết bị CMOS N-well và P-substrate, có thể được hình thành trực tiếp thông qua các bước khắc và pha tạp quy trình CMOS tiêu chuẩn mà không phải trả thêm chi phí xử lý. Khi xảy ra quá điện áp dương ESD trên chân tín hiệu, diode chuyển tiếp sẽ được bật để tạo dòng điện tăng đột ngột; khi xảy ra nhiễu xung ESD âm, diode ngược sẽ tiến hành giải phóng điện tích tĩnh. Thiết kế ghép nối đối xứng đảm bảo khả năng bảo vệ ESD dương và âm nhất quán, hoàn toàn phù hợp với đặc tính dao động tín hiệu hai chiều của mạch analog và kỹ thuật số CMOS. Do cấu trúc đơn giản và điện dung ký sinh cực thấp, các cặp diode được sử dụng rộng rãi trong các mạch giao diện CMOS công suất thấp tốc độ cao.

Cấu trúc cặp bổ sung GGNMOS và GPPMOS là thiết bị bảo vệ chủ đạo cho các mạch lõi CMOS kỹ thuật số. NMOS Cổng nối đất (GGNMOS) và PMOS Cổng nối đất (GPPMOS) tạo thành các cặp bảo vệ đối xứng tương ứng cho các vùng làm việc NMOS và PMOS của mạch CMOS. Cơ chế hoạt động dựa trên hiệu ứng lưỡng cực ký sinh của các thiết bị MOS: dưới tác dụng quá điện áp thoáng qua ESD, điểm nối thoát nước của thiết bị MOS trải qua sự cố tuyết lở, tạo ra một số lượng lớn các hạt tải điện để tạo thành đường dẫn điện trở thấp. Thiết kế ghép nối bổ sung giải quyết vấn đề bảo vệ không cân bằng cấu trúc GGNMOS đơn trong mạch CMOS, thực hiện bảo vệ ESD đối xứng hai chiều. Loại cấu trúc này có khả năng chịu dòng vừa phải và bố trí đơn giản, phù hợp để bảo vệ ESD của các mô-đun logic kỹ thuật số thông thường trong các quy trình CMOS tiêu chuẩn.

Cấu trúc bộ chỉnh lưu điều khiển bằng silicon (SCR) CMOS là cấu trúc bảo vệ dòng điện cao hiệu quả cao cho các mạch CMOS trung thế và cao áp. Cấu trúc CMOS SCR được hình thành một cách tự nhiên bởi điểm nối PNPN ký sinh của các thiết bị NMOS và PMOS bổ sung trong các mạch CMOS, khiến nó hoàn toàn tương thích với quy trình. Khi điện áp nhất thời ESD đạt đến ngưỡng kích hoạt, cơ chế dẫn phản hồi dương của điểm nối PNPN được kích hoạt, tạo thành đường dẫn dòng điện trở kháng cực thấp với khả năng chịu được dòng điện đột biến cực mạnh. So với cấu trúc MOS và diode, CMOS SCR có ưu điểm là hiệu quả bảo vệ cao và diện tích bố trí nhỏ. Tuy nhiên, CMOS SCR truyền thống có điện áp duy trì thấp, dễ xảy ra rủi ro chốt trong các quy trình CMOS tiên tiến điện áp thấp, đòi hỏi phải tối ưu hóa cấu trúc có mục tiêu trong các ứng dụng thực tế.

Cấu trúc bảo vệ MOS ESD xếp chồng là các sơ đồ được tối ưu hóa cho các quy trình CMOS nanomet điện áp thấp. Các thiết bị CMOS nanomet tiên tiến có điện áp đánh thủng cực thấp, khiến cấu trúc MOS một lớp không thể đáp ứng yêu cầu kẹp điện áp thấp. Cấu trúc MOS xếp chồng sử dụng nhiều thiết bị MOS được kết nối nối tiếp để phân bổ đồng đều quá điện áp ESD, giảm điện áp do một thiết bị duy nhất tạo ra, thực hiện bảo vệ điện áp kích hoạt thấp và bảo vệ điện áp kẹp thấp. Thiết kế xếp chồng đối xứng phù hợp với đặc tính làm việc ở điện áp thấp của mạch CMOS tiên tiến, tránh hiệu quả sự cố oxit cổng của các thiết bị cổng mỏng và phù hợp để bảo vệ ESD chip CMOS điện áp cực thấp 1.8V, 1.2V và cực thấp.

Cấu trúc bảo vệ ESD kích hoạt chủ động là sơ đồ bảo vệ thông minh có độ chính xác cao dành cho các mạch CMOS tín hiệu hỗn hợp phức tạp. Khác với các cấu trúc thụ động dựa vào đặc tính vật lý của thiết bị, cấu trúc kích hoạt chủ động tích hợp các bộ phát hiện nhất thời trên chip và bộ khuếch đại ổ đĩa, có thể theo dõi kịp thời tốc độ đột biến điện áp của các nút mạch CMOS. Sau khi phát hiện thấy xung nhất thời ESD, bộ truyền động sẽ chủ động bật đường bảo vệ để thực hiện chuyển mạch nhanh. Cấu trúc này có độ chính xác kích hoạt cực cao và khả năng chống nhiễu, có thể phân biệt hiệu quả nhiễu nhất thời của ESD với dao động điện áp mạch thông thường, tránh kích hoạt sai và phù hợp với chip CMOS tín hiệu hỗn hợp có độ chính xác cao với yêu cầu ổn định nghiêm ngặt.

So sánh hiệu suất của các cấu trúc bảo vệ ESD CMOS chính thống

Các cấu trúc bảo vệ CMOS ESD khác nhau cho thấy sự khác biệt rõ ràng về các tham số ký sinh, tốc độ phản hồi, khả năng chịu dòng điện, rủi ro chốt và khả năng thích ứng của quy trình cũng như việc lựa chọn mục tiêu theo loại mạch CMOS là cần thiết để đạt được hiệu quả bảo vệ tối ưu.

Để tạo điều kiện thuận lợi cho việc so sánh định lượng và lựa chọn kỹ thuật của các cấu trúc CMOS ESD khác nhau, bảng sau đây tóm tắt các chỉ số hiệu suất cốt lõi, dải điện áp áp dụng cũng như các ưu điểm và hạn chế của tất cả các cấu trúc chính, bao gồm các kích thước chính liên quan chặt chẽ đến hiệu suất và độ tin cậy của mạch CMOS:

Cấu trúc cặp diode CMOS có ưu điểm hiệu suất nổi bật nhất trong các kịch bản mạch tốc độ cao. Điện dung ký sinh cực thấp của chúng sẽ không gây ra sự suy giảm tín hiệu tần số cao và lệch pha, đồng thời các đặc tính dẫn hai chiều đối xứng hoàn toàn phù hợp hoàn toàn với việc truyền tín hiệu hai chiều của mạch CMOS. Hạn chế nằm ở khả năng chịu được dòng điện đột biến không đủ nên chỉ phù hợp để bảo vệ chân tín hiệu chứ không thích hợp cho các tình huống bảo vệ chân nguồn điện cao thế.

Cấu trúc GGNMOS/GPPMOS bổ sung là giải pháp tiết kiệm chi phí nhất cho các quy trình CMOS tiêu chuẩn truyền thống. Khả năng tương thích quy trình là tuyệt vời, độ khó thiết kế và bố trí thấp, thuận tiện cho việc triển khai sản xuất hàng loạt được tiêu chuẩn hóa. Khiếm khuyết chính là tốc độ phản hồi tương đối chậm và phân bố dòng điện không đồng đều, dễ gây ra hiện tượng cháy nhiệt cục bộ dưới tác động của ESD cường độ cao và hiệu suất bảo vệ nói chung là ở các mạch CMOS điện áp thấp nanomet tiên tiến.

Cấu trúc CMOS SCR truyền thống có lợi thế tuyệt đối trong các tình huống bảo vệ dòng điện cao, với khả năng chịu dòng điện vượt xa các cấu trúc khác trong cùng khu vực. Tuy nhiên, điện áp duy trì thấp mang lại những mối nguy hiểm tiềm ẩn nghiêm trọng về chốt trong các mạch CMOS điện áp thấp, điều này sẽ gây ra lỗi dẫn điện liên tục khi được kích hoạt do nhầm lẫn. Do đó, nó chỉ có thể được áp dụng một cách an toàn trong các chip xử lý CMOS điện áp cao và bị cấm sử dụng trực tiếp trong các mạch CMOS nanomet điện áp thấp tiên tiến.

MOS xếp chồng và cấu trúc kích hoạt hoạt động là giải pháp tối ưu hóa cho các quy trình CMOS tiên tiến hiện đại. MOS xếp chồng giải quyết vấn đề nan giải về bảo vệ điện áp thấp của các thiết bị CMOS cổng mỏng, trong khi cấu trúc kích hoạt chủ động giải quyết vấn đề kích hoạt sai của cấu trúc bảo vệ thụ động trong các mạch CMOS tín hiệu hỗn hợp phức tạp. Cả hai cấu trúc đều có hiệu suất toàn diện tuyệt vời và là hướng phát triển chủ đạo của thiết kế bảo vệ CMOS ESD hiện tại.

Các ràng buộc thiết kế cụ thể của CMOS đối với cấu trúc bảo vệ ESD

Thiết kế cấu trúc bảo vệ ESD trong công nghệ CMOS phải tuân thủ bốn ràng buộc duy nhất bao gồm duy trì đối xứng bổ sung, triệt tiêu hiệu ứng chốt, cân bằng tham số ký sinh và khớp quy tắc quy trình để tránh phá hủy hiệu suất và độ ổn định nội tại của mạch CMOS.

Việc duy trì tính đối xứng bổ sung là hạn chế chính của thiết kế CMOS ESD. Cơ chế hoạt động cốt lõi của mạch CMOS dựa vào sự chuyển mạch lẫn nhau và dẫn truyền bổ sung của các thiết bị NMOS và PMOS. Bất kỳ thiết kế bảo vệ ESD không đối xứng nào cũng sẽ dẫn đến ngưỡng bật không nhất quán, điện dung ký sinh và dòng rò của hai loại thiết bị. Sự bất đối xứng này sẽ gây ra sự lệch DC của các điểm vận hành mạch CMOS, tăng mức tiêu thụ điện năng tĩnh và làm biến dạng chu kỳ nhiệm vụ của tín hiệu số và biên độ tín hiệu tương tự. Do đó, tất cả các cấu trúc bảo vệ ESD áp dụng cho mạch CMOS phải áp dụng thiết kế ghép nối đối xứng để đảm bảo đáp ứng bảo vệ hoàn toàn nhất quán và các thông số điện trên các mặt NMOS và PMOS.

Ngăn chặn hiệu ứng chốt là hạn chế an toàn quan trọng nhất đối với các cấu trúc CMOS ESD. Thyristor ký sinh PNPN nội tại bao gồm giếng N, chất nền P và các thiết bị bổ sung rất nhạy cảm với điện áp nhất thời và tác động của dòng điện. Khi cấu trúc bảo vệ ESD giải phóng dòng điện đột biến, việc đưa dòng điện tức thời vào có thể kích hoạt thyristor ký sinh dẫn điện, dẫn đến lỗi chốt. Thiết kế ESD phải kiểm soát chặt chẽ đường đi và mật độ dòng điện, thiết lập khoảng cách cách ly và cấu trúc vòng bảo vệ hợp lý, đồng thời tránh tập trung dòng điện trong vùng tiếp giáp ký sinh, về cơ bản ngăn chặn sự xuất hiện của hiệu ứng chốt.

Ràng buộc cân bằng tham số ký sinh đảm bảo tính ổn định hiệu suất tần số cao của mạch CMOS. Các mạch kỹ thuật số CMOS tốc độ cao và mạch tương tự RF có yêu cầu cực kỳ cao về tính nhất quán của tham số ký sinh. Điện dung ký sinh không đối xứng được tạo ra bởi các cấu trúc ESD sẽ gây ra độ trễ và mức suy giảm tín hiệu khác nhau đối với các cạnh tăng và giảm của tín hiệu CMOS, dẫn đến suy giảm tính toàn vẹn tín hiệu và giảm băng thông. Các nhà thiết kế cần tối ưu hóa diện tích chồng lấp bố cục và kích thước thiết bị của các cặp bảo vệ ESD để đảm bảo điện dung và điện trở ký sinh của các đường bảo vệ dương và âm hoàn toàn cân bằng, loại bỏ hiện tượng méo tín hiệu do mất cân bằng tham số.

Ràng buộc khớp quy tắc quy trình đảm bảo năng suất sản xuất hàng loạt chip CMOS. Các thế hệ quy trình CMOS khác nhau có các ràng buộc quy tắc thiết kế nghiêm ngặt về kích thước thiết bị, khoảng cách tối thiểu, độ sâu giếng và nồng độ pha tạp. Cấu trúc bảo vệ ESD không thể vi phạm các quy tắc thiết kế quy trình để đạt được hiệu suất bảo vệ, nếu không sẽ dẫn đến lỗi in thạch bản wafer, đoản mạch thiết bị và năng suất thấp. Trong các quy trình FinFET CMOS nâng cao, cấu trúc thiết bị ba chiều đặt ra các yêu cầu cao hơn về khớp bố cục ESD và các cấu trúc ESD phẳng truyền thống cần được tối ưu hóa thích ứng để đáp ứng các quy tắc quy trình mới.

Ngoài ra, hạn chế dòng rò thấp là một chỉ số quan trọng đối với thiết kế chip CMOS công suất thấp. Chip CMOS di động và thiết bị đeo có yêu cầu nghiêm ngặt về kiểm soát mức tiêu thụ điện năng tĩnh. Dòng rò ngược của thiết bị bảo vệ ESD trong điều kiện làm việc bình thường sẽ trực tiếp làm tăng mức tiêu thụ điện tĩnh của chip. Thiết kế cấu trúc CMOS ESD cần tối ưu hóa cấu trúc mối nối và các thông số pha tạp để giảm thiểu dòng rò ngược, đáp ứng yêu cầu thiết kế công suất thấp của mạch tích hợp CMOS hiện đại.

Kịch bản ứng dụng của các cấu trúc bảo vệ CMOS ESD khác nhau

Các cấu trúc bảo vệ CMOS ESD khác nhau nhắm đến các tình huống áp dụng và việc kết hợp cấu trúc hợp lý dựa trên chức năng của chip CMOS, miền điện áp và tần số hoạt động có thể tối đa hóa hiệu quả bảo vệ và cân bằng hiệu suất.

Cấu trúc cặp diode CMOS chỉ được áp dụng cho các mạch giao diện tín hiệu công suất thấp tốc độ cao. Các trường hợp phổ biến bao gồm giao diện IO tốc độ cao, giao diện truyền USB, cổng thu tín hiệu tương tự tần số thấp và chân tín hiệu của thiết bị đeo trong chip CMOS nanomet. Điện dung ký sinh cực thấp và hiệu suất bảo vệ hai chiều đối xứng của các cặp diode sẽ không cản trở việc truyền tín hiệu tốc độ cao và hoạt động ở mức năng lượng thấp của mạch CMOS. Đối với các mạch RF CMOS tần số cao và các mạch đầu cuối tương tự có độ chính xác cao, cấu trúc cặp điốt là sơ đồ bảo vệ ESD được ưu tiên do độ méo tín hiệu tối thiểu và đặc tính nhiễu bổ sung bằng không.

Các cấu trúc cặp GGNMOS/GPPMOS bổ sung phù hợp với các chip logic CMOS kỹ thuật số trung áp truyền thống. Điều này bao gồm các mạch logic điều khiển công nghiệp, chip điều khiển chính điện tử tiêu dùng thông thường và chip xử lý kỹ thuật số có độ chính xác thấp áp dụng quy trình CMOS tiêu chuẩn 3,3V và 5V. Các kịch bản này có yêu cầu thấp về tần số tín hiệu và mức tiêu thụ điện năng, đồng thời khả năng bảo vệ trung bình và cách bố trí đơn giản của cấu trúc cặp MOS có thể đáp ứng đầy đủ các yêu cầu về độ tin cậy. Trong khi đó, độ khó thiết kế thấp và khả năng tương thích quy trình cao của cấu trúc này có thể rút ngắn chu trình R&D của chip một cách hiệu quả và giảm chi phí thiết kế, rất phù hợp cho các chip CMOS đa năng được sản xuất hàng loạt.

Cấu trúc CMOS SCR được tối ưu hóa chủ yếu được sử dụng cho các chip quản lý nguồn CMOS có độ tin cậy cao, điện áp cao và chip điều khiển công nghiệp. Các mạch CMOS điện áp cao như IC quản lý nguồn và chip truyền động công nghiệp có tác động năng lượng ESD cao và yêu cầu khả năng bảo vệ chịu được dòng điện cao. Khả năng chống dòng điện tăng cực cao của cấu trúc SCR có thể chống lại các xung ESD cường độ cao một cách hiệu quả trong môi trường công nghiệp. Sau khi tối ưu hóa điện áp duy trì ở mức cao, cấu trúc SCR cải tiến sẽ ngăn chặn rủi ro chốt và có thể phát huy hiệu quả bảo vệ hiệu quả cao một cách ổn định trong các tình huống ứng dụng CMOS điện áp cao.

Cấu trúc MOS ESD xếp chồng là sơ đồ bảo vệ tiêu chuẩn cho các chip CMOS nanomet điện áp thấp tiên tiến. Các mạch CMOS điện áp cực thấp sử dụng các nút xử lý 1,2V trở xuống có điện áp đánh thủng thiết bị cực thấp và cấu trúc MOS một lớp không thể đáp ứng các yêu cầu về điện áp kẹp thấp. Các cấu trúc MOS xếp chồng phân phối đồng đều quá điện áp ESD thông qua thiết kế thiết bị nối tiếp, bảo vệ hiệu quả các thiết bị CMOS oxit cổng mỏng. Chúng được sử dụng rộng rãi trong chip điện toán AI, chip điều khiển chính của thiết bị đầu cuối di động và chip IoT CMOS công suất thấp của quy trình nanomet tiên tiến.

Cấu trúc ESD kích hoạt hoạt động được áp dụng cho chip CMOS tín hiệu hỗn hợp có độ chính xác cao. Các chip CMOS tín hiệu hỗn hợp phức tạp tích hợp logic kỹ thuật số tốc độ cao và các mạch tương tự có độ chính xác ít nhiễu, đòi hỏi cả độ chính xác bảo vệ ESD cao và khả năng chống nhiễu mạnh mẽ. Cấu trúc kích hoạt hoạt động có thể xác định chính xác các xung nhất thời của ESD và lọc biến động nhiễu điện áp bình thường, tránh kích hoạt sai và nhiễu tín hiệu. Chúng được sử dụng rộng rãi trong các chip xử lý tín hiệu cảm biến, chip khuếch đại hoạt động có độ chính xác cao và chip CMOS tín hiệu hỗn hợp cấp ô tô.

Các khiếm khuyết thường gặp và phương pháp tối ưu hóa của cấu trúc CMOS ESD truyền thống

Cấu trúc bảo vệ CMOS ESD truyền thống có những khiếm khuyết cố hữu như tính đối xứng kém, độ chính xác bảo vệ thấp, rủi ro bị chốt cao và khả năng thích ứng tần số cao không đủ, có thể giải quyết hiệu quả thông qua cải tiến cấu trúc và tối ưu hóa bố cục.

Cấu trúc GGNMOS một mặt truyền thống có khiếm khuyết đối xứng nổi bật trong ứng dụng mạch CMOS. Thiết kế CMOS ESD ban đầu thường áp dụng cơ chế bảo vệ GGNMOS đơn phương, dẫn đến khả năng bảo vệ hoàn toàn khác nhau và các thông số ký sinh cho các xung ESD dương và âm. Thiết kế không đối xứng này phá hủy sự cân bằng bổ sung của các mạch CMOS, gây ra hiện tượng méo chu kỳ nhiệm vụ tín hiệu nghiêm trọng và trôi DC. Phương pháp tối ưu hóa tiêu chuẩn là áp dụng bố cục ghép đôi GGNMOS và GPPMOS đối xứng, hiện thực hóa hiệu suất bảo vệ hai chiều nhất quán và các thông số ký sinh cân bằng, giải quyết hoàn toàn vấn đề không khớp đối xứng.

Cấu trúc CMOS SCR truyền thống có rủi ro chốt nghiêm trọng và lỗi điện áp giữ thấp. Cơ chế dẫn phản hồi dương nội tại của SCR truyền thống dẫn đến điện áp giữ thấp hơn điện áp làm việc bình thường của mạch CMOS điện áp thấp một phần. Khi chip hoạt động bình thường, sự dao động điện áp nhỏ có thể gây ra hiện tượng dẫn truyền sai SCR, dẫn đến lỗi chốt. Sơ đồ tối ưu hóa chủ đạo là áp dụng cải tiến cấu trúc SCR điện áp giữ cao, điều chỉnh nồng độ pha tạp và độ sâu tiếp giáp của điểm nối PN bên trong, tăng điện áp giữ lên cao hơn điện áp làm việc của chip và duy trì khả năng bảo vệ dòng điện cao đồng thời loại bỏ rủi ro chốt.

Cấu trúc cặp diode truyền thống không đủ khả năng bảo vệ dòng điện cao. Bị giới hạn bởi đặc điểm cấu trúc của các điểm nối PN, khả năng chịu dòng điện đột biến của các cặp diode truyền thống thấp và dễ bị cháy khi gặp tác động ESD cường độ cao, dẫn đến hỏng lớp bảo vệ. Phương pháp tối ưu hóa là áp dụng kết hợp song song diode nhiều giai đoạn và thiết kế bảo vệ tầng nhiều giai đoạn. Cấu trúc song song cải thiện khả năng chịu dòng điện tổng thể và cấu trúc tầng thực hiện việc kẹp điện áp phân cấp, giúp tăng cường đáng kể cường độ bảo vệ trong khi vẫn duy trì lợi thế ký sinh cực thấp.

Cấu trúc bảo vệ MOS truyền thống có tốc độ phản hồi chậm và phân bố dòng điện không đồng đều. Hiệu ứng lưỡng cực ký sinh của các thiết bị MOS truyền thống có độ trễ bật rõ ràng, không thể phản hồi kịp thời với các xung ESD ở chế độ CDM cực nhanh trong các tình huống đóng gói CMOS nâng cao. Đồng thời, chế độ dẫn điện một kênh dẫn đến dòng điện cục bộ tập trung và dễ bị cháy nhiệt. Các chiến lược tối ưu hóa bao gồm thêm các nhánh kích hoạt phụ trợ để tăng tốc độ phản hồi khi bật, áp dụng bố cục song song nhiều ngón tay để phân tán dòng điện tăng vọt và tối ưu hóa chiều rộng dây kim loại để giảm mật độ dòng điện, cải thiện tốc độ phản hồi và độ chắc chắn của cấu trúc.

Cấu trúc thụ động truyền thống có khả năng chống nhiễu kém và dễ kích hoạt sai. Cấu trúc ESD thụ động dựa vào sự dẫn ngưỡng vật lý cố định, không thể phân biệt các xung nhất thời của ESD với nhiễu tần số cao và dao động điện áp thông thường trong mạch CMOS, dẫn đến việc kích hoạt sai thường xuyên và hoạt động mạch bất thường. Phương pháp tối ưu hóa là giới thiệu các mô-đun phát hiện hoạt động, bổ sung các cơ chế phát hiện kép biên độ và phán đoán tốc độ thay đổi nhất thời, nhận dạng thông minh các sự kiện ESD hiệu quả và loại bỏ nhiễu kích hoạt sai.

Cấu trúc ESD được tối ưu hóa nâng cao cho các quy trình Nanomet CMOS

Các quy trình CMOS nanomet tiên tiến được đại diện bởi FinFET và GAA áp dụng các cấu trúc ESD được tối ưu hóa bao gồm SCR có mức giữ cao, MOS nhiều ngón tay đối xứng, mảng diode ký sinh cực thấp và cấu trúc kích hoạt hoạt động thích ứng, thích ứng với các đặc tính quy trình điện áp thấp, tốc độ cao và mật độ cao.

Cấu trúc SCR được điều chỉnh điện áp cao là cấu trúc được tối ưu hóa cốt lõi cho các quy trình CMOS điện áp thấp tiên tiến. Nhằm vào khiếm khuyết chốt của SCR truyền thống, cấu trúc được sửa đổi sẽ tối ưu hóa sự pha tạp tiếp giáp PN bên trong và cấu trúc giếng của các thiết bị CMOS, phá vỡ điều kiện dẫn phản hồi dương trong điện áp làm việc bình thường và cải thiện đáng kể điện áp giữ. Cấu trúc được tối ưu hóa vẫn duy trì khả năng chịu dòng điện cực cao của SCR truyền thống và tránh hoàn toàn rủi ro chốt trong môi trường làm việc CMOS điện áp cực thấp 1,2V, 0,9V và khác. Nó giải quyết mâu thuẫn giữa hiệu quả bảo vệ cao và độ ổn định hoạt động ở điện áp thấp và được sử dụng rộng rãi trong bảo vệ ESD miền năng lượng của chip CMOS nanomet tiên tiến.

Cấu trúc MOS ESD nhiều ngón tay đối xứng được tối ưu hóa cho các đặc điểm bố cục FinFET CMOS mật độ cao. Cấu trúc MOS một ngón tay truyền thống có sự phân bố dòng điện không đồng đều và tốc độ sử dụng dòng điện thấp. Bố cục đối xứng song song nhiều ngón tay áp dụng thiết kế thiết bị có kích thước bằng nhau và khoảng cách bằng nhau cho các bộ bảo vệ NMOS và PMOS, thực hiện chuyển hướng đồng đều dòng điện đột biến của từng thiết bị ngón tay. Cấu trúc đối xứng đảm bảo sự cân bằng điện của các mạch bổ sung CMOS và thiết kế nhiều ngón tay giúp cải thiện khả năng chịu dòng điện tổng thể và hiệu suất khuếch tán nhiệt, tránh hiện tượng quá nhiệt cục bộ. Nó rất phù hợp với thiết kế bố trí mật độ cao của các mạch logic kỹ thuật số FinFET CMOS.

Cấu trúc mảng diode ký sinh cực thấp là sơ đồ tối ưu hóa chuyên dụng cho mạch RF CMOS tốc độ cao. Trên cơ sở các cặp điốt truyền thống, cấu trúc mảng sử dụng đơn vị điốt đơn thu nhỏ và bố trí đối xứng thưa thớt, giúp giảm hơn nữa điện dung ký sinh và diện tích tiếp giáp. Thiết kế song song mảng nhiều đơn vị cải thiện khả năng chịu được dòng điện trong khi vẫn duy trì các đặc tính ký sinh cực thấp. Cấu trúc này có khả năng can thiệp không đáng kể lên tín hiệu tần số cao cấp GHz, đáp ứng hoàn toàn yêu cầu bảo vệ ESD của chip truyền thông tốc độ cao và chip RF CMOS trong các quy trình nâng cao.

Cấu trúc ESD kích hoạt thích ứng là giải pháp tối ưu hóa thông minh cho các chip tín hiệu hỗn hợp GAA CMOS phức tạp. Nhằm vào sự dao động điện áp động và môi trường nhiễu phức tạp của các mạch CMOS tiên tiến, cấu trúc thích ứng tích hợp các bộ giám sát nhiệt độ và điện áp trên chip, có thể tự động điều chỉnh ngưỡng kích hoạt theo trạng thái làm việc của chip. Nó duy trì ngưỡng chống nhiễu cao trong điều kiện làm việc bình thường và nhanh chóng giảm ngưỡng kích hoạt bảo vệ khi xảy ra ESD. Cấu trúc này thực hiện bảo vệ thích ứng theo yêu cầu, cân bằng hoàn hảo độ nhạy bảo vệ, khả năng chống nhiễu và ổn định hiệu suất mạch.

Cấu trúc bảo vệ ESD rãnh biệt lập là các thiết kế được tùy chỉnh theo quy trình cho các quy trình CMOS tiên tiến. Bằng cách áp dụng công nghệ cách ly rãnh nông cho ngoại vi thiết bị ESD, cấu trúc này sẽ cách ly điện dung tiếp giáp ký sinh và đường dẫn dòng điện rò giữa các thiết bị bảo vệ và mạch CMOS lõi, ngăn chặn hơn nữa nhiễu ký sinh và nhiễu xuyên âm của thiết bị. Thiết kế cách ly rãnh cũng cải thiện độ ổn định nhiệt của thiết bị ESD, tránh hiện tượng khuếch tán nhiệt ảnh hưởng đến hiệu suất của các thiết bị CMOS chính xác xung quanh và cải thiện độ tin cậy tổng thể của chip.

Xu hướng phát triển trong tương lai của công nghệ cấu trúc bảo vệ CMOS ESD

Công nghệ cấu trúc bảo vệ CMOS ESD sẽ phát triển theo hướng tích hợp ký sinh cực thấp, điều chỉnh thích ứng thông minh, thu nhỏ tùy chỉnh theo quy trình và đồng thiết kế ở cấp hệ thống trong tương lai, thích ứng với việc nâng cấp lặp đi lặp lại của các quy trình CMOS cực kỳ tiên tiến.

Các cấu trúc ESD ký sinh cực thấp và tích hợp cao sẽ trở thành tiêu chuẩn cơ bản cho các quy trình CMOS cực kỳ tiên tiến. Với sự cải tiến liên tục về tần số hoạt động và mật độ tích hợp của chip CMOS, các ràng buộc tham số ký sinh của các cấu trúc ESD ngày càng trở nên nghiêm ngặt. Các cấu trúc CMOS ESD trong tương lai sẽ nhận ra điện dung ký sinh cực thấp và dòng rò tĩnh bằng không thông qua cải tiến bố cục và tối ưu hóa cấu trúc thiết bị mới. Đồng thời, thiết kế tích hợp đa chức năng sẽ được áp dụng để tích hợp tính năng bảo vệ ESD, triệt tiêu đột biến và lọc nhiễu vào một mô-đun thu nhỏ duy nhất, giảm chi phí sử dụng diện tích chip và cải thiện khả năng tích hợp hệ thống, thích ứng với các yêu cầu thiết kế quy trình CMOS siêu tiên tiến 2nm và 1nm.

Cấu trúc ESD thích ứng thông minh sẽ thay thế cấu trúc cố định thụ động truyền thống. Bảo vệ CMOS ESD trong tương lai sẽ vượt qua giới hạn của các tham số kích hoạt cố định của các cấu trúc thụ động và thực hiện việc điều chỉnh động các tham số bảo vệ theo thời gian thực thông qua các bộ điều khiển và cảm biến thông minh trên chip. Cấu trúc có thể tự động thích ứng với những thay đổi về điện áp làm việc của chip, nhiệt độ môi trường và các góc xử lý, thực hiện bảo vệ chính xác trong môi trường làm việc phức tạp và giải quyết hoàn toàn mâu thuẫn cân bằng hiệu suất giữa khả năng bảo vệ và độ ổn định của mạch.

Các cấu trúc ESD thu nhỏ được tùy chỉnh theo quy trình sẽ thực hiện khớp toàn bộ quy trình. Các cấu trúc ESD phổ quát truyền thống không còn có thể thích ứng với những thay đổi về cấu trúc của các thiết bị CMOS ba chiều FinFET và GAA. Thiết kế ESD trong tương lai sẽ áp dụng thiết kế cấu trúc được tùy chỉnh hoàn toàn cho các kiến ​​trúc quy trình CMOS khác nhau, thực hiện việc kết hợp chính xác giữa các đặc điểm cấu trúc bảo vệ và các thông số thiết bị xử lý. Cấu trúc tùy chỉnh thu nhỏ có thể tối đa hóa hiệu quả bảo vệ với tiền đề chiếm diện tích chip tối thiểu, đáp ứng yêu cầu tích hợp mật độ cao của chip CMOS tiên tiến.

Đồng thiết kế cấp hệ thống của cấu trúc ESD và mạch CMOS sẽ trở thành chế độ thiết kế chủ đạo. Bảo vệ ESD truyền thống là một liên kết thiết kế phụ trợ tương đối độc lập, dễ tạo ra xung đột hiệu suất với các mạch CMOS lõi. Thiết kế chip CMOS trong tương lai sẽ tích hợp bố cục cấu trúc ESD, khớp tham số và lập kế hoạch đường dẫn hiện tại vào giai đoạn đầu của thiết kế kiến ​​trúc chip, thực hiện sự phối hợp hữu cơ giữa chức năng mạch lõi và bảo vệ ESD. Đồng thiết kế ở cấp độ hệ thống về cơ bản có thể loại bỏ các lỗ hổng bảo vệ và nhiễu hiệu suất, đồng thời cải thiện hiệu suất và độ tin cậy toàn diện tổng thể của chip CMOS.

Tóm lại, cấu trúc bảo vệ ESD là thành phần có độ tin cậy cốt lõi không thể thiếu trong công nghệ CMOS. Các loại cấu trúc CMOS ESD khác nhau có những ưu điểm về hiệu suất riêng và các tình huống áp dụng, đồng thời việc lựa chọn hợp lý và thiết kế tối ưu hóa là chìa khóa để cân bằng độ tin cậy bảo vệ chip và hiệu suất điện. Với sự lặp lại liên tục của các quy trình CMOS hướng tới các nút siêu mịn và kiến ​​trúc ba chiều, công nghệ cấu trúc bảo vệ ESD sẽ tiếp tục đổi mới và nâng cấp, giải quyết các nút thắt về độ tin cậy khác nhau trong thiết kế chip CMOS tiên tiến và sản xuất hàng loạt, đồng thời cung cấp hỗ trợ kỹ thuật vững chắc cho sự phát triển chất lượng cao của các mạch tích hợp bán dẫn hiện đại.